FPGA时序设计经验交流:如何利用大数据进行时序分析优化

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时间:2015-03-28 13:30至2015-03-28 17:00

地点:广东 深圳 福田区深南中路华强集团2号楼6楼

类型:技术沙龙 [可编程逻辑]

免费

活动详情


随着逻辑设计的规模,复杂度的提高,以及新器件的不断出现,逻辑工程师面临时序收敛困难,项目周期缩短,器件功能复杂等诸多挑战。规范开发流程,引入业界新技术、丰富工程师经验等,都是确保问题得以有效解决的方法。在这里,我们会分享大规模逻辑设计的开发流程,以及解决复杂时序问题的工程案例。此外,还将分享如何利用业界最新的大数据分析和机器学习功能来优化时序设计。3.28,让我们相聚深圳,且听资深工程师和业界专家如何解决时序挑战。


您可获得如下信息
  • 电信级大规模逻辑系统设计经验和案例分享
  •
大数据分析技术如何帮助FPGA工程师优化时序、面积、功耗
  •
时序设计问题现场交流互动


议题:

13:30-13:50

签到

13:50-13:55

欢迎致辞

13:55-14:00

会议简介

14:00-14:50

如何利用大数据分析优化时序
 
新加坡Plunify公司-CEO

14:50-15:05

中场休息

15:05-15:30

现场动手实践(参会者不需要自带电脑)

 15:30-16:30 

互动讨论


演讲嘉宾介绍:



Harnhua Ng

Plunify创始人  CEO

瀚华拥有斯坦福大学电子工程专业硕士学位和卡耐基梅隆大学电子工程专业学士学位。毕业后在Xilinx美国加州总部工作多年,具有FPGA以及嵌入式开发领域的丰富经验。随后,他加入了日本东京AMD,从事移动计算平台的开发。


PS:报名阶段,可以提前把有时序问题的工程或是希望了解的信息发到tellus@plunify.com。我们将会在现场演示如何利用大数据分析技术来收敛时序。



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